電子元(yuán)器件電路布老板🚩办公室里直接做🌈局(jú)的可靠性設計(ji)--跳線

    9. 6.1 電子線路的可(ke)靠性設計原則(ze)
    采用各種電子(zi)元器件進行系(xì)統或整機線路(lu)設計時，設計師(shī)不僅必須考慮(lǜ)如何實現規定(ding)的功能，而且應(yīng)✏️該考慮采用何(he)種設計方案才(cái)能充分發揮元(yuán)器件固有可靠(kào)性的潛力，提高(gao)系統或整機的(de)可靠性水平。這(zhè)就是通常所說(shuō)的可靠性設計(jì)。
    電子線路的可(ke)靠性設計是一(yi)個内容相當廣(guang)泛而具👈體的🚶‍♀️問(wen)🔞題，采用不同類(lei)型的器件或者(zhe)要實現不🌈同的(de)電路😄功能🧑🏽‍🤝‍🧑🏻，都會(hui)👌有不同的可靠(kao)性設計考慮。這(zhè)裏首先♉給出電(dian)子線路🥵可靠性(xing)設計的一些基(jī)本原則，在8.6.2節再(zai)✍️給出幾種🏃🏻‍♂️具體(tǐ)電路的設計規(guī)🈲則。
    1. 簡化設計
由(you)于可靠性是電(dian)路複雜性的函(hán)數，降低電路的(de)複雜性可以相(xiàng)應的提高電路(lù)的可靠性，所以(yǐ)，在實現規定功(gong)能🏃的前提下，應(yīng)盡🐅量使電路結(jié)構簡單，最大限(xiàn)度的🔞減少所用(yòng)元器件的類型(xíng)和品種，提高元(yuan)器件的複用率(lü)。這是提高電路(lu)可靠性的一種(zhong)簡單而實用的(de)方法。
簡化設計(jì)的具體方案可(kě)以根據實際情(qing)況來定，一般使(shǐ)用的方法有：
    (1)多(duō)個通道共用一(yi)個電路或器件(jian)。
    (2)在保證實現規(guī)定功能指标的(de)前提下，多采用(yòng)集成🐕電🈚路，少采(cai)用分立器件，多(duo)采用規模較大(da)的集成電路，少(shao)采用規模較小(xiao)的集成電路。集(jí)成度的提高可(kě)以減少元器件(jiàn)之間的連線、接(jie)點以及‼️封裝的(de)數目，而這些連(lián)接點的可靠性(xing)常常是造成電(dian)路失效的主要(yào)原因。
    (3)在邏輯電(diàn)路的設計中，簡(jiǎn)化設計的重點(diǎn)應該放在減少(shao)邏😘輯器件的數(shu)目，其次才是減(jiǎn)少門或輸入端(duān)的數目。因爲一(yi)般而言，與減少(shǎo)電路的複雜度(dù)相比較，提高🔴電(diàn)路的集成度對(dui)于提高系統可(kě)靠性的效🔞果更(gèng)爲明顯。
    (4)多采用(yong)标準化、系列化(huà)的元器件，少采(cǎi)用特殊的或未(wèi)經🏒定型和考驗(yàn)的元器件。
    (5)能用(yong)軟件完成的功(gōng)能，不要用硬件(jian)實現。
    (6)能用數字(zì)電路實現的功(gong)能，不要用模拟(ni)電路完成，因爲(wei)數字電路的可(ke)靠性和标準化(hua)程度相對較高(gao)。但是，有時模拟(nǐ)電路的功能用(yong)數字電路實現(xiàn)會導緻器件數(shu)目的明顯增🈚加(jia)，這時就要根據(ju)具體情況統籌(chou)考慮，力求選用(yòng)最佳方案。
    在簡(jiǎn)化設計時應注(zhù)意三點：：一是減(jian)少元器件不會(huì)導緻其👨‍❤️‍👨它元器(qi)件承受應力的(de)增加，或者對其(qí)它元器件的性(xing)能要求更🏒加苛(kē)刻；二是在用一(yi)種元器件完成(chéng)多種功能時，要(yao)确認該種♈器件(jiàn)在❤️性能指标和(hé)可靠性方面是(shi)否能夠同時滿(mǎn)足幾個方面的(de)要求☎️；三是爲滿(mǎn)足系統安全性(xìng)、穩定性、可測性(xing)、可維修性❓或降(jiàng)額和冗餘🔴設計(jì)等的要求🚩所增(zēng)加的電路或元(yuán)器件不能🏃🏻省略(luè)。
    2. 低功耗設計
    電(dian)子系統向着小(xiǎo)型化和高密度(du)化發展，使得其(qí)内部熱功☂️率密(mì)🈲度增加，可靠性(xìng)随之降低。降低(di)電路的功耗，是(shi)減少系統内部(bu)溫升的主要途(tú)徑。這可以從兩(liǎng)方面着手，一是(shì)盡量🍉采用低功(gong)耗器件，如在滿(mǎn)足工作速度💃🏻的(de)情況下，盡量采(cǎi)用CMOS電路。而不用(yòng)TTL電路；二✍️是在完(wán)成規定功能的(de)前提下，盡量簡(jiǎn)化邏輯電路，并(bìng)更多的讓軟❄️件(jian)來完成硬件的(de)功能，以減少整(zhěng)機📞硬件的數量(liàng)。
    3. 保護電路設計(jì)
    電子系統在工(gong)作中可能會受(shou)到各種不适當(dang)應力或外界幹(gàn)擾信号的影響(xiǎng)，造成電路工作(zuò)不正常，嚴重時(shi)會導緻内部器(qì)件的損壞。爲此(ci)，在電路設計中(zhong)，有必要根據具(jù)體情況👉設計必(bì)要的保護電路(lu)。如在電路的信(xìn)号輸入端設計(jì)靜電保護電路(lu)，在電源輸🌐入端(duān)設計浪湧幹擾(rǎo)抑制電路，在高(gāo)頻高速電路中(zhong)🛀加入噪聲抑制(zhì)或吸收網絡。具(jù)體保護電路的(de)🛀形式可參閱本(ben)書有關💛章節。
    4. 靈(líng)敏度分析
    組成(chéng)電子系統的各(ge)個電路對于系(xi)統可靠性的貢(gong)獻并不相同🌈，而(ér)組成電路的各(gè)個元器件對于(yu)該電路可靠性(xìng)的貢獻也不會(hui)一樣。常常會有(yǒu)這樣的情況，某(mǒu)個元器件的參(cān)數退化嚴重，但(dan)對電路性能的(de)影響甚微；而另(ling)一個🐉元器件稍(shao)有變化，就對電(diàn)路性😘能産生顯(xian)著影響。這是因(yin)爲一個元器件(jiàn)對于電路💛可靠(kào)性的影響（或一(yi)個子電路對于(yu)系統可靠性的(de)影響）不僅❓取決(jué)于該元器件（或(huò)子電路）自身的(de)質量，而且取決(jue)于該元器件（或(huo)子電路）造成電(dian)🌈路（或系統）性能(néng)變化的靈敏度(dù)。因此，在電路設(she)計中，應進行靈(líng)敏度分析，确定(dìng)對電路性能影(ying)響顯著的關鍵(jiàn)元器件或子電(diàn)路。對其進行重(zhong)點設計。靈敏度(dù)分析可借😄助于(yu)👉現有的電路模(mó)拟器或邏輯模(mo)拟器完成。這是(shì)提高電路⭐可靠(kào)性的一個經濟(jì)有效的方👄法。
    5. 基(ji)于元器件的穩(wěn)定參數和典型(xing)特性進行設計(ji)
    電路設計通常(chang)必須依據所選(xuan)用器件的參數(shu)指标來進行。爲(wèi)了保證電路的(de)可靠性，隻要可(kě)能，電路性能應(yīng)該基😘于器件的(de)♋最穩定的參數(shu)來設計，同時應(ying)留出一些允許(xu)變化的餘量。對(dui)💁于那些🔆由于工(gōng)藝離散性以及(jí)随時間、溫💋度和(hé)其它環境應力(lì)而變化的不太(tài)穩定的性能參(can)數，設計時應給(gěi)予更爲寬容的(de)限制。對于那些(xie)不确定的無法(fǎ)🧡控制的性能參(can)數，設🏒計時不宜(yi)💜采納，否則無法(fǎ)保證電路的可(ke)靠性和制造的(de)可重複性。如果(guo)👅産品手冊中 記(ji)載有所需的特(te)性曲線圖、外部(bù)電路參數或典(dian)🌍型應用電路時(shí)，應盡🎯可能使用(yong)該特性曲線或(huo)電路方案進行(háng)設計。
    6. 均衡設計(jì)
    在設計一個電(dian)子系統時，總是(shì)要先将其分割(gē)爲若幹個💃電路(lu)🆚塊🛀，以便完成不(bú)同的功能。在系(xì)統分割時，應注(zhu)意電路功能和(he)結構的均衡性(xìng)，這樣對提高系(xì)統可靠性有利(li)。這主要體現在(zai)兩個方面：一是(shì)每塊電路的功(gōng)能應相對完整(zheng)，盡量減少各個(ge)電路之間😄的聯(lián)接，以削弱互連(lian)對電路可靠性(xìng)的影響；二是各(gè)💘個電流所含元(yuan)器件的數量不(bu)要過于集中帶(dai)來的不可靠因(yin)素，同時也方便(biàn)❓了裝配工藝設(she)計。
    7. 三次設計
    三(san)次設計包括系(xi)統設計、參數設(shè)計和容差設計(ji)。系統設計是指(zhǐ)一般意義上的(de)設計；參數設計(jì)是利用正交設(shè)計😄法結合計算(suan)機輔助設計，找(zhao)到穩定性好的(de)合理參數組，是(shi)三次設計的🆚核(he)心；容🐉差設計則(zé)是在系統的最(zuì)佳參數🌏組合确(que)定之後，合理🏃🏻規(guī)劃組成系統的(de)各個元器件的(de)容✏️差，使産品物(wù)美價廉。采用❓三(sān)次設計方♻️法獲(huo)得的産品具有(you)高的信噪比，對(dui)于🎯元器件的公(gōng)差與老化、工作(zuò)和環境條件的(de)波動變化✨等具(jù)有很強的忍受(shòu)能力，保證長時(shí)間正常工作‼️。因(yīn)此，在所采用的(de)元器件質量等(deng)級相同的條件(jian)下😄，通過三次設(she)計的電路的可(kě)靠性明顯高于(yú)未作三✊次設計(jì)的電路。
    8. 冗餘設(she)計和降額設計(ji)
冗餘設計也稱(cheng)餘度設計，它是(shi)在系統或設備(bèi)中的🌈關鍵電路(lù)部☂️位，設計一種(zhǒng)以上的功能通(tōng)道，當一個功能(neng)通道發生✍️故障(zhàng)時，可♋用另一個(gè)通道代替，從而(ér)可使局🐪部故障(zhang)🔴不影響整個系(xì)統或設備的正(zheng)常工♻️作。采用冗(rǒng)餘設計，使👣得用(yong)相對低可靠的(de)元器件構成可(ke)靠的系統或設(she)備成🧑🏽‍🤝‍🧑🏻爲可能。但(dàn)是🔞，采用冗餘設(shè)🎯計會使電路的(de)複雜性以及系(xì)統的體積、重量(liang)🤟、功耗和成本增(zeng)加，一般隻用于(yú)那些安全性要(yào)求非常高而且(qie)難以維修的系(xi)☔統。
9. 可靠性預計(ji)
    爲了驗證可靠(kao)性設計的效果(guǒ)，根據系統可靠(kao)性的要求‼️，電路(lu)設計完成後，可(kě)對關鍵電路的(de)失效率進行預(yù)計，預計所依據(jù)的模型和方法(fǎ)見國軍标GJB299《電子(zǐ)設備可靠性預(yu)☎️計手冊》。
9.6.2 常用集(jí)成電路的應用(yòng)設計規則
    在電(dian)路設計時，除了(le)以上所述的通(tong)用設計原則之(zhi)外，還要🚶根據❓所(suǒ)用器件的具體(ti)情況，采用不同(tóng)的設計規🙇‍♀️則。下(xià)面給出用幾種(zhong)常用集成電路(lù)進行電路設計(ji)時應該遵循的(de)一♈些規則。這些(xiē)規則所依據的(de)設計原理✊大多(duo)已經在本書的(de)🌈有關章節裏予(yǔ)以闡述，這裏不(bu)再贅述。
    1. TTL電路應(yīng)用設計規則
    (1) 電(diàn)源
    •穩定性應保(bǎo)持在±5％之内；
    •紋波(bo)系數應小于5％；
    •電(diàn)源初級應有射(shè)頻旁路。
    (2)去耦
    •每(měi)使用8塊TTL電路就(jiù)應當用一個0.01~0.1μF的(de)射頻電容器對(duì)電源電壓✍️進行(háng)去耦。去耦電容(rong)的位置應僅可(ke)能地靠近集成(chéng)電🐕路，二者之間(jiān)的☂️距離應在15cm之(zhi)内。每塊印制電(diàn)路闆💜也應用💃一(yī)隻容量更大些(xiē)的低🌈電感電容(rong)器⭐對電源進🌐行(hang)去耦。電容器類(lei)型的選擇方法(fa)參見8.1.1節🐕。
    (3)輸入信(xìn)号
    •輸入信号的(de)脈沖寬度應長(zhǎng)于傳播延遲時(shí)間，以免出💯現反(fan)射噪🥰聲；
    •要求邏(luó)輯“0”輸出的器件(jiàn)，其不使用的輸(shū)入端應将其接(jie)地或與同一門(mén)電路的在用輸(shu)入端相連；
    •要求(qiu)邏輯“1”輸出的器(qì)件，其不使用的(de)輸入端應連接(jie)到一個大于💋2.7V的(de)電壓上。爲了不(bú)增加傳輸延遲(chí)時間和噪聲敏(min)感度，所接電壓(yā)不要超過該電(dian)路的電壓最大(da)額定值5.5V；
    •不使用(yòng)的器件，其所有(yǒu)的輸入端都應(ying)按照使功耗最(zui)低的方♌法⭐連接(jie)，具體的處理方(fang)法可參閱8.1.6節；
    •在(zài)使用低功耗肖(xiao)特基TTL電路時，應(yīng)保證其輸入端(duan)不出現負電🈚壓(ya)♌，以免電流流入(ru)輸入箝位二極(ji)管；
    •時鍾脈沖的(de)上升時間和下(xià)降時間應盡可(kě)能的短，以便提(ti)高㊙️電路的抗幹(gan)擾能力；
    •通常時(shí)鍾脈沖處于高(gao)态時，觸發器的(de)數據不應改變(biàn)‼️。若一例外🔆，應查(cha)閱有關的數據(jù)規範；
    •擴展器應(yīng)盡可能地靠近(jin)被擴展的門，擴(kuò)展器的節點上(shang)不✨能🈲有🈲容性負(fu)載；
    •在長信号線(xiàn)的接收端應接(jie)一個500Ω～1kΩ的上拉電(dian)阻，以便🙇‍♀️增加👈噪(zào)聲容限和縮短(duan)上升時間。
    (4)輸出(chū)信号
    •集電極開(kai)路器件的輸出(chū)負載應連接到(dao)小于等于最大(dà)額定值🛀🏻的電壓(ya)上，所有其它器(qì)件的輸出負載(zǎi)應連接到VCC上；
    •長(zhang)信号線應該由(yóu)專門爲其設計(ji)的電路驅動，如(ru)線驅☎️動器、緩沖(chong)器等；
    •從線驅動(dong)器到接收電路(lù)的信号回路線(xiàn)應是連續❓的，應(yīng)👨‍❤️‍👨采用特🤟性阻抗(kàng)約爲100Ω的同軸線(xiàn)或雙扭線；
    •在長(zhǎng)信号線的驅動(dòng)端應加一隻小(xiǎo)于51Ω的串聯電阻(zǔ)，以便⛹🏻‍♀️消除可能(néng)出現的負過沖(chòng)。
    (5)并聯應用
    •除三(san)态輸出門外，有(you)源上拉門不得(de)并聯連接。隻有(you)一種情況例外(wài)，即并聯門的所(suǒ)有輸入端和輸(shu)出端均并聯在(zai)一起，而且這些(xie)門電路封裝在(zai)同一外殼💃内；
    •某(mǒu)些TTL電路具有集(ji)電極開路輸出(chū)端，允許将幾個(ge)電路的開集♉電(dian)極輸出端連接(jiē)在一起，以實現(xian)“線與”功能。但❌應(yīng)在該輸出端加(jiā)一個上拉電阻(zǔ)，以便提供足夠(gou)的驅動信号和(hé)提高抗幹擾能(néng)力，上🐇拉電阻的(de)阻值應根據👨‍❤️‍👨該(gai)電路的扇出能(néng)力來确定。
    2. CMOS電路(lù)應用設計規則(ze)
    (1)電源
    •穩定性應(yīng)保持在±5％之内；
    •紋(wen)波系數應小于(yú)5％；
    •電源初級應有(you)射頻旁路；
    •如果(guǒ)CMOS電路自身和其(qí)輸入信号源使(shǐ)用不同的電源(yuan)，則開機♊時應首(shou)先接通CMOS電源，然(rán)後接通信号源(yuan)，關機🌈時應該首(shou)先關💔閉信号源(yuán)，然後關閉CMOS電源(yuán)。 
    (2)去耦
    •每使用10～15塊(kuai)CMOS電路就應當用(yòng)一個0.01~0.1μF的射頻電(diàn)容器對電源電(diàn)壓進行去耦。去(qù)耦電容的位置(zhì)應僅可能地靠(kào)近集成電路，二(èr)者之⛱️間的🔴距離(lí)應在15之内。每塊(kuài)印制電路闆☔也(ye)應用💃一隻容量(liàng)更大些的低電(diàn)感電容器💃對電(diàn)源進行去耦。
    (3)輸(shu)入信号
    •輸入信(xìn)号電壓的幅度(du)應限制在CMOS電路(lù)電源電壓範圍(wéi)之🐇内，以免🔞引發(fa)闩鎖；
    •多餘的輸(shu)入端在任何情(qing)況下都不得懸(xuán)空，應适當的連(lian)接到CMOS電路的電(dian)壓正端或負端(duan)上；
    •當CMOS電路由TTL電(diàn)路驅動時，應該(gai)在CMOS電路的輸入(ru)端與VCC之間連一(yī)⭐個上拉電阻；
    •在(zai)非穩态和單穩(wen)态多諧振蕩器(qi)等應用中，允許(xu)CMOS電🐪路♊有一定的(de)輸入電流（通過(guò)保護二極管），但(dan)應在其輸入♈加(jiā)接一隻串聯電(diàn)阻，将輸入電流(liu)限制在微安🛀級(jí)的水平上。
    (4) 輸出(chu)信号
    •輸出電壓(ya)的幅度應限制(zhì)在CMOS電路電源電(diàn)壓範圍之内，以(yi)免引發闩鎖；
    •長(zhang)信号線應該由(yóu)專門爲其設計(jì)的電路驅動，如(rú)線驅動器、緩沖(chòng)器等；
    •應避免在(zài)CMOS電流的輸出端(duan)接大于500pF的電容(rong)負載；
    •CMOS電路的扇(shàn)出應根據其輸(shū)出容性負載量(liang)來确定，通常可(ke)按❌下式計算：     
                                      ( 9.6 )
式(shì)中，FO爲扇出，CL爲CMOS電(dian)路的額定容性(xìng)負載電容，0.8是容(rong)性負載的降額(é)系數，CI爲CMOS電路的(de)額定輸入電容(rong)。
    (5)并聯應用
    •除三(san)态輸出門外，有(you)源上拉門不得(dé)并聯連接。隻有(you)一種情況✂️例外(wai)，即并聯門的所(suo)有輸入端均并(bìng)聯在一起，而且(qiě)這些門電🏃‍♂️路封(fēng)裝在同一外殼(ké)内。
    3.線性放大器(qì)應用設計規則(ze)
    (1) 電源
    •穩定性應(ying)保持在±1%之内；
    •紋(wén)波系數應小于(yú)1％；
    •電源初級應有(yǒu)射頻旁路；
    (2) 去耦(ou)
    •每使用10塊線性(xìng)集成電路就應(yīng)當用一個0.01~0.1μF的射(she)頻電容器🏃‍♂️對電(dian)源電壓進行去(qù)耦。去耦電容的(de)位置應僅可能(neng)地靠近集💋成電(dian)路，二者之間的(de)距離應在15cm之内(nèi)✉️。每塊印制電路(lù)闆也應用一隻(zhi)🏃容量更🎯大些的(de)低電感電容器(qi)對電源進行去(qu)耦。
    (3) 輸入信号
    •差(cha)模輸入電壓和(he)共模輸入電壓(ya)均不應超過它(ta)們的最大額定(ding)值的60％；
    •所有不使(shi)用的輸入端均(jun)應按照使功耗(hào)最低的方式進(jìn)行連接🔱；
    •如果器(qi)件具有兩個以(yi)上的外部調整(zhěng)點，必須多次調(diào)整，僅一次是不(bú)行的。
    (4) 輸出信号(hao)
    •長信号線應該(gāi)由專門爲其設(shè)計的電路驅動(dong)，如線驅🏃‍♂️動器、緩(huan)⛷️沖器等；
    •從線驅(qū)動器到接收電(dian)路的信号回路(lu)線應采用連續(xù)同軸線或🌈雙扭(niu)線，其特性阻抗(kang)應與連接端口(kǒu)的阻抗相匹配(pèi)。
    4. 線性電壓調整(zheng)器應用設計規(guī)則
    (1)輸入電壓
    •輸(shū)入電壓不應超(chao)過其最大額定(ding)值的80％；
    •差分輸入(ru)電壓應該比推(tuī)薦的最小電壓(yā)大20％，以保持适🧡當(dāng)的輸🐪出電壓。
    (2)輸(shū)出負載
    •最大輸(shū)出負載不得超(chāo)過其最大額定(dìng)值的80％；
    •如果器件(jiàn)内部沒有包含(hán)短路保護電路(lù)，則應設計外部(bu)短路保護電路(lu)。
    (3)散熱
    •電壓調整(zhěng)器應該安裝散(san)熱器，其散熱面(mian)積應能夠散掉(diào)🚩器件承受最大(da)功率時所産生(shēng)的熱量。
9.6.3 印制電(dian)路闆布線設計(jì)
    目前電子元器(qì)件用于各類電(diàn)子設備和系統(tǒng)時，仍然以印制(zhi)🔞電🔴路闆爲主要(yao)裝配方式。實踐(jiàn)證明，即使電原(yuán)理圖設計正确(que)，印制電路闆布(bu)線設計不當，也(ye)會對器件的可(kě)靠性産💋生不利(lì)的影響😍。例如，将(jiāng)印制電路闆用(yòng)于裝配高🛀速數(shu)字集成電路時(shi)，電路上出現的(de)瞬變電✔️流通過(guò)印制導線時，會(hui)産生沖擊電流(liu)。如果印制導線(xiàn)的阻抗比較大(dà)，特别是電感較(jiao)大時，這種沖擊(jī)電流的幅值會(huì)很大，有可能對(duì)器件造成損害(hài)。如果印制闆兩(liang)❤️條細平行線靠(kào)得很近，則會形(xing)成信号波形的(de)延遲，在🐆傳輸線(xiàn)的終端形成反(fan)射噪😘聲。因此，在(zai)設計印💁制闆布(bu)線的時候，應注(zhù)意采用正确的(de)方法。
    1. 電磁兼容(róng)性設計
    電磁兼(jiān)容性（EMC）是指電子(zi)系統及其元部(bu)件在各種電磁(cí)環🍓境中✏️仍能夠(gòu)協調、有效地進(jìn)行工作的能力(li)。EMC設計的目的是(shì)既能抑制各種(zhong)外來的幹擾，使(shi)電路和設備在(zài)規定的電磁環(huán)境中能正常工(gong)作，同時又能減(jiǎn)少其本身對其(qí)它🤟設備的電磁(cí)幹擾。
    由于瞬變(biàn)電流在印制線(xiàn)條上所産生的(de)沖擊幹擾主💋要(yào)是由印制導線(xiàn)的電感成分造(zào)成的，因此，應盡(jin)量減少印制導(dao)線的電感量。印(yìn)制導線的電感(gan)量與其長度成(cheng)正比，并随其寬(kuan)度的增加而下(xia)降，故短而粗的(de)導線對于抑制(zhi)幹擾是有利的(de)。
    時鍾引線、行驅(qu)動器或總線驅(qū)動器的信号線(xiàn)常常載有大的(de)瞬🏃🏻變電流，其印(yìn)制導線要盡可(ke)能地短；而對于(yu)電源線和地線(xiàn)🥵這樣的難以縮(suo)短長度的布線(xiàn)🈚，則應在印制闆(pan)⚽面積和🔴線條密(mi)度允許的條件(jian)下盡可能加大(da)布線的寬度。對(dui)于一🌈般電路，印(yin)制導線寬㊙️度選(xuan)在1.5mm左右♌，即可完(wán)全滿足要求；對(dui)于集成電路，可(kě)選爲0.2mm~1.0mm。
    采用平行(háng)走線可以減少(shao)導線電感，但導(dǎo)線之間的互感(gan)和分布🛀電容增(zeng)加，如果布局允(yun)許。最好采用井(jǐng)字形網狀地線(xian)🥰結構，具體🐕做法(fǎ)是印制闆的一(yī)面橫向布線，另(lìng)一面縱向布線(xiàn)，然後🍓在交叉孔(kong)處用鉚釘或金(jīn)屬化孔相連。
    爲(wèi)了印制印制導(dǎo)線之間的串擾(rao)，在設計布線時(shi)應盡量避免長(zhǎng)距離的平行走(zou)線，盡可能拉開(kāi)線與線👌之間的(de)距離，信号線🍉與(yu)地線及電源線(xiàn)盡可能不交叉(cha)。在使用一般電(dian)路時，印制導線(xian)間隔和長度設(shè)計可以參考表(biǎo)9.7所列規則。在一(yī)些對幹擾十分(fen)敏感的💛信号線(xian)之間可以設置(zhì)一根接地的印(yin)制線，也可有效(xiào)地抑制串擾。

爲(wèi)了抑制出現在(zai)印制線條終端(duan)的反射幹擾，除(chu)了特殊需要之(zhī)外，應盡可能縮(suo)短印制線的長(zhang)度和采用慢速(su)電路。必要時💃可(kě)加終端匹配，即(jí)在傳輸線的末(mo)端對地和電源(yuan)端各加接一個(ge)相同阻值的匹(pǐ)配電阻。根據經(jing)驗，對一般速度(dù)較快的TTL電路，其(qi)印制線條長于(yú)10cm以上時就應加(jiā)終端匹配措施(shī)。匹配電阻的阻(zu)值應根據集成(cheng)電路的輸出驅(qū)動電流及吸收(shōu)電😘流的最大值(zhí)來決定。當使用(yòng)74F系列的㊙️TTL電路時(shí)，匹配電阻🔴可采(cǎi)用330Ω，其等效的終(zhōng)端阻抗爲165Ω。
    爲了(le)避免高頻信号(hao)通過印制導線(xiàn)産生的電磁輻(fu)射⭐，在♉印制電路(lù)闆布線時，還應(yīng)注意以下要點(diǎn)：
    (1) 盡量減少印制(zhì)導線的不連續(xù)性，例如導線寬(kuan)度不要突變，導(dǎo)線的拐角大于(yú)90O，禁止環狀走線(xian)等。這樣也有利(li)于提高印💞制導(dao)線耐焊接熱的(de)能力。
    (2)時鍾信号(hào)引線最容易産(chan)生電磁輻射幹(gan)擾，走線時應與(yu)地線回路相靠(kao)近，不要在長距(jù)離内與信号線(xian)并行。
    (3)總線驅動(dòng)器應緊挨其欲(yù)驅動的總線。對(duì)于那些離🙇‍♀️開📧印(yìn)制電路㊙️闆的引(yin)線，驅動器應緊(jǐn)挨着連接器。
    (4)數(shù)據總線的布線(xiàn)應每兩根信号(hào)線之間夾一根(gen)信✔️号地線。最好(hǎo)是緊挨着最不(bú)重要的地址引(yin)線放置地回路(lù)，因爲後👨‍❤️‍👨者常載(zai)有高頻電流。
(5)在(zai)印制闆布置高(gao)速、中速和低速(su)邏輯電路時，應(ying)按照圖9.41的方式(shi)排列器件。

  2. 接地(dì)設計
隻要布局(ju)許可，印制闆最(zui)好做成大平面(mian)接地方式，即印(yìn)制✏️闆的😄一面全(quán)部用銅箔做成(cheng)接地平面，則另(lìng)一面作爲信号(hao)布線。這樣💯做有(yǒu)許多好處：
    (1)大接(jiē)地平面可以降(jiàng)低印制電路的(de)對地阻抗，有效(xiao)🍓地☔抑制印制闆(pan)另一面信号線(xian)之間的幹擾和(hé)噪聲。例如，由于(yú)平行✏️導線之間(jian)的分布電容在(zai)導線接近接地(di)平面時會變小(xiǎo)，因此大接地平(ping)面可使印制線(xian)之間的串❤️擾明(ming)顯削弱。
    (2)大接地(di)平面起着電磁(ci)屏蔽和靜電屏(ping)蔽的作用，可減(jian)少外界📧對㊙️電路(lù)的高頻輻射幹(gan)擾以及減少電(diàn)路🚶對外界的高(gao)頻輻射幹擾‼️。
(3)大(dà)接地平面還有(you)良好散熱效果(guo)，其大面積的銅(tóng)箔尤📐如金屬散(san)熱片，迅速向外(wài)界散發印制電(dian)路闆中的熱量(liang)。

 如果無法采用(yòng)大接地平面，則(ze)應在印制電路(lu)闆的周圍設計(ji)接地總線，接地(dì)總線的兩端接(jiē)到系統的公共(gong)🌍接地點上。接地(dì)總線應盡可能(néng)地寬，其寬度至(zhi)少應爲2.5mm。
    數字電(dian)路部分與模拟(nǐ)電路部分以及(ji)小信号電路和(hé)大功率電📞路應(ying)該分别并行饋(kui)電。數字地與模(mo)拟地在内部不(bu)得相連，屏蔽地(di)與電源地分别(bie)設置，去耦濾波(bo)🧡電容應就近接(jiē)地。
    3. 熱設計
    從有(you)利于散熱的角(jiao)度出發，印制闆(pǎn)最好是直立安(ān)裝，闆與🈚闆之間(jian)的距離一般不(bú)要小于2cm，而且元(yuan)器件在印制闆(pan)上的排列方式(shì)應遵循一定的(de)規則：
    (1)對于采用(yong)自由對流空氣(qi)冷卻方式的設(she)備，最好是将👉集(ji)成電路（或其他(ta)元器件）安縱長(zhang)方式排列，如圖(tú)9.42 (a)所示；對于采用(yòng)強制✂️空氣冷卻(que)（如用風扇冷卻(que)）的設備，則應㊙️按(an)橫長方式配☀️置(zhi)，如圖9.42 (b)所示。
    (2)同一(yī)塊印制闆上的(de)元器件應盡可(kě)能按其發熱量(liang)💰大小及耐🛀🏻熱程(cheng)度分區排列，發(fa)熱量小或耐熱(re)性差的元器件(jian)🔆（如小信号晶體(ti)管、小規模集成(chéng)電路、電解電容(rong)器等）放在冷卻(què)氣流的最上遊(you)（入口處），發熱量(liàng)大或耐熱性好(hǎo)的元♉器件（如功(gōng)率晶體管、大規(gui)模集成電路等(deng)）放在冷卻氣流(liú)的最下遊（出口(kǒu)處）。
    (3)在水平方向(xiàng)上，大功率器件(jian)盡量靠近印制(zhì)闆邊沿布置，以(yi)🈲便縮短傳熱途(tú)徑；在垂直方向(xiàng)上，大功率器件(jiàn)盡量靠近印制(zhi)闆上方布置，以(yǐ)便減少這些器(qì)件工作時對其(qí)它元器件溫度(dù)的影響。
(4)溫度敏(mǐn)感器件最好安(ān)置在溫度最低(di)的區域（如設備(bei)的底部），千萬不(bu)要将它放在發(fa)熱元器件的正(zhèng)上方，多個器🌂件(jian)最好是在水平(ping)面上交錯布局(jú)。
設備内印制闆(pǎn)的散熱主要依(yi)靠空氣流動，所(suǒ)以在設計🌂時要(yao)研究空氣流動(dòng)路徑，合理配置(zhì)元器件或❓印制(zhì)電路闆。空氣流(liu)🤟動時總是趨向(xiàng)于阻力小的地(di)方流動，所以在(zài)印制電路闆上(shang)配置元器件時(shi)，要避免在某個(ge)區域留有較大(dà)的空域。如圖9.43 (a)所(suo)示的那樣，冷卻(que)空氣大多從此(cǐ)空域中流走，而(er)元⭐器件密集區(qu)域很少有空氣(qì)流過，這樣散熱(re)效果就大大降(jiang)低。如⭕果象圖9.43 (b)那(nà)樣在空域中加(jiā)上一排器件，雖(sui)然裝配密度提(ti)高了，但由于冷(lěng)卻空氣的通路(lu)阻抗均勻，使空(kōng)❄️氣流動也絕緣(yuán)，從而使⚽散熱效(xiào)果改善。整機中(zhong)多塊印制電路(lu)闆的配☔置也應(yīng)🈲注意同樣問題(ti)💚。
 
大量實踐經驗(yàn)表明，采用合理(li)的元器件排列(liè)方式，可🛀🏻以⭕有✨效(xiào)地降低印制電(diàn)路的溫升，從而(er)使器件及設備(bei)的故障率明顯(xian)下降。
    此外，在高(gao)可靠應用場合(he)，應該采用銅箔(bó)厚一些的印制(zhi)電⭕路🛀🏻闆基材，這(zhe)不僅可以增強(qiáng)印制闆的散熱(rè)能力，而且有利(li)于降低印制導(dao)線的電阻值，提(ti)高機✂️械強度。如(rú)選用銅箔厚度(du)爲70μm的印制闆，相(xiang)對于銅箔厚度(du)爲35μm的印制闆，印(yìn)制導線的電阻(zu)值可降低1/2，散熱(rè)能力可增加一(yī)倍，而且在容易(yì)遭受劇烈的振(zhen)動和沖擊的環(huan)境💚中，不容易出(chū)現斷線之類的(de)機械故障。
    〔實例(lì)〕集成電路在印(yin)制闆上的排列(liè)方式對其溫升(shēng)的影響
圖9.44給出(chū)了大規模集成(chéng)電路（LSI）和小規模(mó)集成電路（SSI）混🐆合(hé)安裝情況下的(de)兩種排列方式(shi)，LSI的功耗爲1.5W，SSI的功(gong)耗爲0.3W。實測結果(guo)表明，圖9.44(a)所示方(fāng)式使LSI的溫升達(dá)50℃，而圖9.44 (b)輻射導緻(zhì)的LSI的溫升爲40℃，顯(xian)然采納後面一(yi)種方式對降低(dī)LSI的失效率更爲(wei)有利。

   這個例子(zǐ)也說明，應該盡(jin)可能地使印制(zhì)闆上元器件的(de)溫🈚升趨于均勻(yun)，這有助于降低(dī)印制闆上的器(qì)件的溫度😄峰值(zhí)。 

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